Lenze EVF8201-E

Lenze EVF8201-EReset ：重置信號端口。Reset=1時，所有工作都停止且初始化。但內部的幀緩存保留其內容。
CE ：可選端口。
CLK ：輸入時鐘。
XK_RE，XK_IM ：輸出數據總線，以2 的補碼輸出。SCALE_SCH_WE有效時，輸出位寬等于輸入；否則，輸出位寬= 輸入位寬+NFFT+1。
XN_INDEX ：位寬等于log2(point size)，輸入數據的下標。
XK_INDEX ：位寬等于log2(point size)，輸出數據的下標。
RFD ：數據有效信號，高有效，在加載數據時為高電平。
BUSY ：IP Core 工作狀態的指示信號，在計算FFT 轉換時為高電平。
DV ：數據有效指示信號，當輸出端口存在有效數據時變高。
EDONE ：高有效。在DONE 信號變高的前一個時鐘變為高電平。
DONE ：高有效。在FFT 完成后變高，且只存在一個時鐘。在DONE 變高后，IP Core開始輸出計算結果。
BLK_EXP ：當使用Burst I/O 結構時可用，若選擇流水線，則此端口無效
OVFLO ：算法溢出指示。在數據輸出時，如每幀有溢出，此信號變高。在每幀開始處，此信號重置。
例5.7.1使用IP Core實例化一個16點、位寬為16位的FFT 模塊。
IP Core 直接生成的乘法器的Verilog 模塊接口為：
module fft16(sclr, fwd_inv_we, rfd, start, fwd_inv, dv, scale_sch_we, done, clk, busy, edone, scale_sch,xn_re, xk_im, xn_index, xk_re, xn_im, xk_index);
input sclr , fwd_inv_we, start, fwd_inv, scale_sch_we, clk;
input [3 : 0] scale_sch;

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